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3D封裝香了,解決設計痛點需要強大利器

作者:王瑩時間:2021-11-03來源:電子產品世界收藏

我國芯片業迎來黃金發展期,業界在期盼彎道超車、換道超車,但這需要技術和技巧。2.5D、3D封裝是日趨流行的方法,但也隨之提升了設計難度。如何破解這個設計上的痛點? 

本文引用地址:http://www.koditutor.com/article/202111/429335.htm

近日,Cadence發布了全新的設計工具——Integrity 3D-IC,值此機會,電子產品世界記者采訪了Cadence數字與簽核事業部產品工程資深群總監劉淼先生。

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Cadence數字與簽核事業部產品工程資深群總監 劉淼

1   為何要進入到2.5D、3D封裝?

摩爾定律曾經是半導體業的金科玉律,指當價格不變時,集成電路上可以容納的元器件的數目,大約每隔18~24個月就會增加1倍,性能也將提升1倍。

實際上,摩爾定律是經濟學定律,近年已經放緩,快走到盡頭。因為在經濟學上它的成本反而增加了。下圖顯示了1美元做出來的晶體管加起來的長度,在2002年的工藝是180 nm,1美元做出來的所有晶體管加起來長度是2.6 m;到了2004年是130 nm,做到4.4 m;2006年是90 nm,增長到7.3 m??梢婇L度一直在增長,到2012年28 nm時,晶體管總長度是20 m。但是,2014年20 nm的時候還是20 m——已經進入了停滯的階段,再往后會看到這個曲線往下降,原因是到了先進工藝FinFET,成本增加了,例如制造的mask(光罩)層數多了。

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AMD總裁兼首席執行官Lisa Su在一次主題演講中也認為,自2012年開始摩爾定律放緩了,而且偏差越來越大。

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這時就帶來了不可調和的矛盾:芯片的功能越來越多,但晶體管無法往下縮小線寬。這導致Die(裸片)尺寸越來越大,因此要從另一維度——2.5D/3D封裝開發。

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所以為了讓摩爾定律繼續往下走,需要從2個不同的維度出發。

①More Moore,即深度摩爾,從材料、結構和工藝并舉,以前是鋁介質,后面是銅,再后面是high-k,之后是FinFET,再往下到了3 nm,還有新的工藝GA(環繞型),2 nm……。

但是僅靠這個維度是不足以支撐摩爾定律繼續往下走的,因為看不到顯著的成本降低。所以還需要另外一個維度——More than Moore(后摩爾時代)。

② More than Moore是從系統角度出發,走堆疊技術,使得在單位面積上密度會增加。

2   堆疊封裝的演進

從1980年就出現了由多個芯片堆疊的系統級封裝(SiP)/MCM,此后封裝技術一直在演進。從Cadence的封裝發展史可見,Cadence在2004年做出了RF模塊,2010年開始研發2.5D-IC技術,2012年出現了嵌入式橋接,現在用得最多的是FOWLP,還有Bumpless 3D集成,以及最近和很先進的用戶做Co-packaged光——把光和硅堆疊起來。

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封裝的焊球起初是很大的,在1 mm2的間距里間隔小于1個,所以導致這個芯片的bandwidth(帶寬)不會太大,通過焊球的速度也不會很快。

后來,封裝和芯片之間有新的C4 Bump,間距就會小很多,在1 mm2下可能有16個焊球,所以容量會變得更大。

2.5D技術又往前進了一大步:2.5D下面就是中間層,中間層和芯片之間通過Micro Bump連接,之間的間距會更小,變成50μm左右。間距小了以后,連線就會多很多,使芯片的容量和速度都比以前大很多,這就是為什么一些領先的代工廠在做或想做2.5D先進封裝的原因。

在這個基礎上出現了更先進的技術:在兩個裸片之間做連接,例如Wafer -Bonding,間距有可能從2位數變成了1位數,在1 mm2上就會大于1萬個點,速度和容量會大很多。

因此,從2D走向3D的優勢是: ①連線更短。②有更低的功耗,挑戰是從90 nm到45 nm、28 nm、7 nm……,線上的延遲會越來越多,功耗也會越來越大。③更高的性能。線上延遲減少了以后,芯片就會運行得更快。④更高的帶寬。例如很多客戶喜歡把芯片跟HBM放在一起,相比DDR4、DDR5或DDR6,HBM的優勢之一是帶寬高,但是速度稍遜。⑤封裝的尺寸會小很多。目前封裝也是一個痛點,很多客戶拿不到產能,不一定是晶圓廠的產能拿不到,而是封裝廠的產能拿不到,因為大基板是很難做。⑥更好的良率,在晶圓廠流片時,良率和面積是呈指數關系的,往往面積越大,良率越低。

3   3D封裝的設計挑戰是什么?

劉淼曾陪客戶的工程師查看一個大的yield(良率)問題,因為客戶的芯片很大,有20多個裸片,但良率沒有規律,出現壞點的地方是隨機的。因此這種情況下,只能盡量把芯片面積做小。所以3D堆疊把以前很大的芯片分成兩三個小的,良率會上升,制造成本下降。但是3D的設計成本要增加,因為比以前復雜很多。

綜合起來,3D封裝主要有以下2個痛點。

1) 3D-IC設計聚合與管理。包括:①裸片放置與Bump規劃。②SoC和封裝團隊各自為戰。③缺少代表多種技術的統一數據庫。實際上,讓數字工程師跟模擬工程師達成共識是很難的,因為他們沒有共同的語言,共同的語言是統一的數據庫,所以有聚合和管理上的挑戰。

2) 額外的系統級驗證。①系統級驗證非常關鍵,要有跨芯片/Chiplet(小芯片)及封裝的熱分析。②3D STA(靜態時序分析)的簽核會有爆炸性的增加。③系統級的裸片間的連接驗證。

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為了解決上述痛點,Cadence公司不久前推出了一個全新的工具——Integrity 3D-IC。優勢如下。

①集成了3D設計規劃與物理實現,把所有的功能放在一起,已經成為一個平臺。

②可以做早期3D電熱、功耗和靜態時序分析(STA)。實際上,從芯片到系統到最后的成型要有5個維度:光電磁力熱,而Cadence所做的就是把這些整合起來。

③推出全新的3D IC平臺,實現由系統來驅動的PPA(功耗、性能和面積)目標。

Integrity 3D-IC適合規模較大的芯片,例如CPU、GPU。

那么,不同的應用場景對于Integrity 3D-IC平臺的需求有沒有一些差異?劉淼解釋道,對于存算一體化,有很多AI公司正在做。其目的是要讓功耗不要消耗在傳輸上。存算一體就是把存儲和運算要放在一起,但是,存儲和運算放在一起面積會很大,可以把它們堆疊上去。在中國就有這類客戶在跟Cadence合作。再例如,比特幣礦機跟AI芯片很類似的,Cadence也在幫一些客戶做3D堆疊,把存儲盡量放在上面,運算放在下面。

另外一類客戶是通訊客戶。通訊的熱點之一是帶寬要足夠,現在用得最多的是HBM,屬于2.5D。這方面有一個典型的對比,一家客戶以前是人工畫HBM和SoC繞線,大概1人要花2周時間;如果用Integrity 3D-IC自動幫他繞線,連起來只用了2分鐘!因為Integrity 3D-IC處理的都是百萬級的計算,處理線非常簡單,盡管人工看起來很多——有1000多條線,但是很快就完成了。所以技術的進步非常關鍵,彎道超車需要技術含量。

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4   對比友商的優勢

劉淼稱,盡管有的友商的工具推得比Cadence早,但是不一定很成熟。而Cadence有平臺和計算方面的優勢。

① Cadence具有光、電、磁、力、熱的分析工具,而友商沒有這么全面,所以要和第三方合作。Cadence自己有數字部門和模擬部門,過去部門之間的整合花了很長時間,所以可能友商與不同公司的整合也會面臨困難。

②Cadence Integrity 3D-IC的覆蓋面更廣。某友商當時重點做的一個技術是HBM,然而HBM技術含量相對較小,因為HBM是標準化的,SoC是非標準的;Cadence Integrity 3D-IC兼顧到了二者。

5   與中國客戶共成長

Cadence在打造Integrity 3D-IC平臺的過程中,有一部分想法是由中國團隊提出來的。例如L1、L2緩存堆疊的技術。此前AMD有堆疊式L3緩存,但沒有廠商在L1、L2上做。這就是Cadence員工跟中國一家客戶吃飯聊出來的。Cadence中國進行了研發,相關員工和劉淼還申請了2個專利。

EDA工程師非常難得,大約10年才能成熟。Cadence在中國開設辦公室已經接近30年,所以培養了很多超過10年的EDA工程師,甚至比美國的某些團隊人數還要多,因此Cadence有能力更好地服務中國的設計業,幫助中國企業趕超世界。

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